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特殊電子回路では、世界を覆う半導体不足と戦うために、

「FPGA/CPLDに特化したIC真贋判定装置」を作り、

『FPGA/CPLD真贋判定サービス』を立ち上げ、

流通在庫のICを安心して使えるようにしていきたいと考えています。

先月末に完成した試作機でQFP100ピンとQFP144ピンであれば検査できるのですが、やはり、BGAの大きなICでも検査できるように、汎用的なICテスタの開発を進めていきたいと考えています。

さて、このような「IC真贋判定サービス」のニーズはあると思うのですが、

やはり気になるのは、納期と価格です。

バウンダリスキャンを用いた真贋判定というのは他に類を見ないものなので、どの程度の価格が妥当なのか、見当が付きません。

そこで、実際に半導体を使って組み込み機器の開発、産業用機器の開発をされている皆様の貴重なご意見を頂戴し、価格の決定をしていきたいと考えています。

アンケートフォームを作成しましたので、もし、お時間がございましたらご協力いただければ幸いです。

https://docs.google.com/forms/d/e/1FAIpQLSeJfN4vL00qEHCPNl3VzpUonLLnUZK_BDRza5BV32trssjs9A/viewform

※Googleフォームで作成しています

アンケートの回答に要するお時間は5分程度です。

ご協力いただいた方には、アンケートの集計結果をお知らせさせていただきます。

ようやくIC真贋判定装置が完成しました。

最初のターゲットは5月6日にWinSourceという流通在庫商社で買ったALTERA MAX2「EPM1270T144C5N」です。この部品は正規市場ではまず手に入りません。流通から買うしかないのです。

中央のバーン・イン・ソケットにMAX2を挿入していよいよ検査開始です。

なんだか、主人公が怪人に改造されてそうな絵図ですね。

このジャンパワイヤは何をしているのかというと、MAX2のVCCINTやVCCIOに2.5Vや3.3Vを与えるためのものです。

大量に並んだジャンパピンはソケットとCPLD間の配線を切ったりつないだりするのですが、下の図のような表をExcelで書いて、ジャンパピンのどこにVCCINTやVCCIO、GNDが来るかを整理しておきます。

そして、2.5Vや3.3Vを与えるべきピンにはジャンパワイヤで2.5Vや3.3Vの電源と接続するというわけです。

これで、電源とJTAGを通してスキャンしてみると・・・、ばっちり見えました！

発見されたのはEPM1270です。

流通在庫で購入したEPM1270T144C5NのJTAG IDCODEは紛れもなくEPM1270のJTAG IDCODEを持っていました。このICは本物であることが99.99%確定です。

もし、偽物のICや空っぽのICであればJTAGを認識すらしないでしょう。

もし、EPM240やEPM540のシルクを書き換えた模造品であれば、JTAGのIDCODEはEPM240やEPM540のものを示すはずです。中身まで書き換えることはできませんから。

そういうわけで、JTAGチェーンで認識されたというだけで99.99%本物であることが確定します。

最後に残る不安は、中古品を再生したものでI/Oが痛んでいるのではないかという懸念です。

この不安はJTAGバウンダリスキャンで払拭します。バウンダリスキャンというのは、ICを「工場出荷時のテストモード」のようなもので、JTAGのTCK,TDI,TMS,TDOの4本の線をつなぐだけでICの端子を自由に操作することができるモードです。ほぼすべてのCPLDやFPGAに内蔵されているので、バウンダリスキャンを使えば、FPGAやCPLDの中身を書くことなく、端子の接続検査ができるというわけです。

その結果は・・・

完璧でした。

一つのピンが欠けることもショートすることもなく、真贋判定基板上のCPLDと1対1での接続が確認されました。入力も出力も正常です。

すべての端子は活きています。

また、起動時の電圧・電流特性を測るため、電流の計測にINA180という便利なICを使ってオシロで記録しました。INA180はハイサイドの電流モニタ用ICで、抵抗の両端に生じる電圧を何倍かして電圧で出力してくれるというものです。本当は低い抵抗でいきたかったのですが4.99Ωの抵抗をVCC33とVCC18に挟んで、INA180B1（ゲイン20）で増幅して見ています。つまり、電圧で読んだときの100分の1が電流値[A]になります。

これが起動時の電流です。VCCINT(1.8V)への電流でチャタリングのように見えるパルス状の電流は、起動時に必ず7回起きるので、コンフィギュレーション回路なのでしょう。VCCIO(3.3V)はほとんど電流を消費していません。VCCINTのほうが電流を食うんですね。もし、偽物のICをつかまされていたらこんな電流にはならないでしょう。VCCとGNDがショートして数百mA流れているかもしれません。

かくして、流通在庫で購入したMAX2 CPLDは、真正なJTAG IDCODEを持っていて、かつ、すべての端子が正常に入出力できることが確認できました。

真贋判定基板はピンヘッダの塊みたいなものなので、半田付けが非常に大変でした。

ピン数も多ければ半田のヤニもたくさんでるので、フラックスリムーバをジャブジャブ使って洗浄です。昔買ったガスマスクが役に立っています。ガスマスクしないと健康被害が出そうですわ。

実装が終わったので、いよいよ火入れです。

ターゲットへ行くJTAGのTDIとTDOをバイパスしてMITOUJTAGで見て見ると、基板上の4つのCPLDが見えました。

これが見えると、すごい安心感がありますね。

適当なピンとピンをジャンパで接続して「シンプル基板検査」をかけてみると・・・

下の図のように、GNDにショートさせた個所がGNDと表示され、相互に接続されたピンは相互接続が出ています。

ここまでは大成功！

夕方、秋葉原にいってジャンパピンを大量に買ってきました。

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明日はいよいよ真ん中の黒いソケットにターゲットICを乗せて検査しますぞ。

今日は基板の設計はお休みして、会計処理をしています。

特電は4月決算なので6月末までに確定申告しなければなりません。現金や立替金で支払った領収書の中身を思い出したり、クレジットカードで購入した買い物の中身を調べて会計ソフトに入力していくという地味な作業をしています。

金曜日に出図した真贋判定基板がもう届いたので、会社に行って眺めています。

ここにはQFP208のソケットがささります。

ここには100ピンと144ピンがささります。

ソケットを載せてみると無事に刺さりました。ソケットまわりの寸法は問題ありませんでした。一安心。

超初歩的ではありますが、ようやくFPGA真贋判定ベース基板が完成しました。

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この基板はなんと、両面基板で作られています。裏表しかない。
 

昨日からの進捗は、JTAGチェーンを通したことと、1.2Vと2.5の電源を追加したこと。それから1.8Vと3.3Vの電圧と電流も測れるようにしたことです。

電圧・電流は同軸ケーブルで出力してオシロで見るという志の低い設計だけど、たたき台だからこれでよしとしましょう。

それから、流通在庫で新たに購入したCPLDなどが届きました。

XILINXのXC2C256-7VQG100Cです。今回の流通在庫は表面がすこしザラザラしているけれども、こんなものかもしれませんね。シルクはシュッとしているけど綺麗でした。

下の写真は2007年製の正規品です。

次の写真は流通在庫で買ったMICRELの電源IC、MIC5209です。↑が流通で↓が正規品。Mの字が塗りつぶしか vs 縁取りかという違いがありますが、印字ルールは同じです。流通のほうはつるつるしていて、外見は本物と見分けがつきません。

最後は超入手困難の1bitの双方向トランシーバ、SN74LVC1T45DBV。シルクの写真が取りづらいのですが正規品は「CT1R」、流通品は「CT1F」と読めます。データシートによれば刻印としてはどちらもOKで、外観で真贋判定はできません。

真贋判定装置の完成を急いで完成させなければ！！

今日は全体の配線を引いています。

CPLD周りだけはコピペで済んだのですが、実際には配線を一本一本つないでいかないといけないので、大変な分量になります。

主な配線が完成したようすです。台風が来そうな感じの渦巻きです。

さらに電源とJTAGを追加し、ターゲットICに3.3Vと1.8Vを与えられるようにしたところで、1.2VがないとSpartan-6の検査ができないことに気が付き、急遽1.8Vと2.5Vも追加することにしました。

今日はここまで！

今日も今日とて真贋判定装置を設計しています。

まず、ソケット基板に行く配線をCPLDに通すかGNDに落とすかをジャンパで設定できるようにします。

このためのジャンパピンを2.54mmピッチで並べると60個分になるのですが、横に並べてしまうと15cmにもなってしまいますので、ここは3行に並べました。

そしてCPLD側に通した配線をCPLDにつなげます。

この回路が左側1個ができたので、右側にも180°回転してコピペします。

あまり大きな修正はなく、コピペ＋手作業で直す程度でいけました。

下側もピンヘッダを3行で並べてしまうと十字型の基板になってしまうので、下側は横1列に並べます。

なんだか、目がぐるんぐるんしてきましたが、うまく行っています。

今日は、久しぶりの回路研究会があるので作業はここまで！

今日もFPGA真贋判定装置の設計を続けています。

144ピンのバーン・イン・ソケットを乗せるための基板ができました。

基板のサイズは8cm×8cmで、1.27mmのピンヘッダでベース基板につながります。

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裏面には必要に応じてコンデンサや抵抗を付けられるようにしています。

それから、100ピンのソケット用。

同様に、裏面です。

それから、今日からベース基板の設計もはじめました。基板の名前は「Singan Base」で（そのままやん）

このベース基板はソケット基板から来た端子をジャンパピン（GNDにするかオープンにするかを決める）に通してCPLDにつなぐという設計です。CPLDはJTAGバウンダリスキャンで操作されるだけの、ただのGPIOになります。中身は空のまま使います。

とりあえず配線を引いてみたところ、必要な基板面積が把握できるようになってきました。